VHDL テンプレート

FPGAをVHDLで開発しているときに何個もVHDLを書いているとどうしてもテンプレートが欲しくなりますよね・・・（笑）
自分が使っているVHDLのテンプレートを張っておきます。特にどうってこともない普通のものです。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;


entity top is
  port(
    rst          : in  std_logic;        -- system reset
    clk          : in  std_logic;        -- system clock
  );
end top;


architecture RTL of top is

  component A is
    port (
    );
  end component;

begin

  U_PROCESS : process(rst, clk)
  begin
    if (rst = '1') then
    elsif (clk'event and clk = '1') then
    end if;
  end process; -- U_PROCESS

  U_COMPONENT :  A port map(rst, clk);

end RTL; -- RTL

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